Re: [心得] 最近用verilog
看板CSSE (電腦科學及軟體工程)作者invalid (everlasting)時間19年前 (2005/04/16 02:52)推噓0(0推 0噓 0→)留言0則, 0人參與討論串3/3 (看更多)
※ 引述《mir0703 (lala)》之銘言：
: ※ 引述《spanky (NN踢出去)》之銘言：
: : 覺得跟寫一般C或C++感覺有點不一樣
: : 一般而言寫程式似乎只要考慮到邏輯是不是合理
: : 可是寫這種HDL似乎還得加上一些電路學的觀點
: : 有時有些多餘但不影響判斷的邏輯在c上可以忽略
: : 如果是在verilog時就完全會掛掉
: : 總之 是想請教大家是否認為這些hdl可以很貼切的描述硬體設計
: 我建議去玩玩合成軟體會比較有感覺
: 不同的寫法，合出來的電路就會不一樣
: 光只是寫code，看模擬的波形，不是很有感覺的..
所以才會有gate level愛好者
我們系上就有老師喜歡叫學生用gate level寫code
就好像用asm寫程式一樣，寫出來的想的就差不了太多
behavior level的話就有一些規則啦
有點類似coding styling之類的
譬如說nonblocking assign只能用在sequential logic
blocking assign用在combinational logic
有一些規則只要照著做，就大致上沒什麼問題
其實用電路的角度是很好理解的啦
只是寫慣電腦程式的人是會有點轉不太過來就是了...
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