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Re: [心得] 最近用verilog

看板CSSE (電腦科學及軟體工程)作者 (lala)時間19年前 (2005/04/13 09:19), 編輯推噓1(1推 0噓 0→)
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※ 引述《spanky (￾N￾N踢出去)》之銘言： : 覺得跟寫一般C或C++感覺有點不一樣 : 一般而言寫程式似乎只要考慮到邏輯是不是合理 : 可是寫這種HDL似乎還得加上一些電路學的觀點 : 有時有些多餘但不影響判斷的邏輯在c上可以忽略 : 如果是在verilog時就完全會掛掉 : 總之 是想請教大家是否認為這些hdl可以很貼切的描述硬體設計 我建議去玩玩合成軟體會比較有感覺 不同的寫法，合出來的電路就會不一樣 光只是寫code，看模擬的波形，不是很有感覺的.. -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.125.35.87
推
140.113.93.175 04/13, , 1F
我們目前就是寫好後用xilinx燒到晶片上去做
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[心得] 最近用verilog
spanky
19年前, 04/12
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[心得] 最近用verilog
spanky
19年前, 04/12
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