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討論串[心得] 最近用verilog
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#1
[心得] 最近用verilog
推噓7(7推 0噓 7→)留言14則，0人參與, 最新作者spanky (￾N￾N踢出去)時間19年前 (2005/04/12 23:52), 編輯資訊
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覺得跟寫一般C或C++感覺有點不一樣. 一般而言寫程式似乎只要考慮到邏輯是不是合理. 可是寫這種HDL似乎還得加上一些電路學的觀點. 有時有些多餘但不影響判斷的邏輯在c上可以忽略. 如果是在verilog時就完全會掛掉. 總之 是想請教大家是否認為這些hdl可以很貼切的描述硬體設計. --. ※ 發
#2
Re: [心得] 最近用verilog
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者mir0703 (lala)時間19年前 (2005/04/13 09:19), 編輯資訊
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我建議去玩玩合成軟體會比較有感覺. 不同的寫法，合出來的電路就會不一樣. 光只是寫code，看模擬的波形，不是很有感覺的... --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 140.125.35.87.
#3
Re: [心得] 最近用verilog
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者invalid (everlasting)時間19年前 (2005/04/16 02:52), 編輯資訊
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所以才會有gate level愛好者. 我們系上就有老師喜歡叫學生用gate level寫code. 就好像用asm寫程式一樣，寫出來的想的就差不了太多. behavior level的話就有一些規則啦. 有點類似coding styling之類的. 譬如說nonblocking assign只能用
(還有23個字)
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