計組gate delay疑問

看板CSSE (電腦科學及軟體工程)作者 (沒有暱稱)時間6月前 (2023/11/09 12:00), 編輯推噓1(100)
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https://www.youtube.com/watch?v=vUmrezs6TyM
~5:51 影片裡的ripple carry adder應該是cascade look-ahead adder. 我自己用時序看一步步走可以算得出一樣的答案,bit數多了再依此類推。 比如影片中很模糊的cascade look-ahead adder ,我的理解是: https://photos.app.goo.gl/qUWZkTSZg4ZJ2xJEA 因為pi,gi 是根據ai,bi 所以在delay 3的時候就都算出來了。 ci+1 = gi+pi*ci,所以需要花時間傳遞,每兩個delay就會出現正一個確的ci si是每6的delay output一次, 所以要到delay 12,s0~s3才都是正確的值。 如果要擴展到16bit-adder,因為c0~c15通通算正確需要32 個delay, 所以s15至少要在delay 36才會算出正確的值。 我用時序圖的想法套到一般ripple adder跟 2 level look-ahead adder出來的delay目前看來也是對的,但就是有點慢。 要一直畫圖。 可是老師寫:3+15*2+3 = 36 ,雖然值一樣,但對不太上我時序圖的想法。 第一個3是gi,pi的時間, 後面的15的propagation傳遞的時間, 最後一個3是說s15只有3個delay,我也不懂。 感覺都不用考慮不同輸出時間重疊的情況,數字一值累加就出來了。 比如說c1應該要在delay 4才出來,因為g0,p0在delay 3才出現, 那以老師這種加法,會變成3+2=5? 且如果是2-bit adder delay = 3+ 1*2 + 3 = 8,我感覺其實會是3+3= 6之類的 以時序圖在delay 6就應該算出s0,s1了。 請問有人可以比較清楚闡述老師的寫法? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 210.242.38.34 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/CSSE/M.1699502415.A.7B0.html

12/25 22:48, 4月前 , 1F
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文章代碼(AID): #1bJ5bFUm (CSSE)
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