Re: [問題] VERILOG/VHDL 現在用的除法
※ 引述《thereocr (洋蔥)》之銘言：
: 請問各位大大 在VHDL中現在用的除法要怎麼寫
: 聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法
這要看你想怎麼做喔
其實現在的EDA/CAD tool都可以直接幫你把乘法器和除法器synthesis出來了
而且這些現成的乘除法器是經過無數工程師測試與評估過的最佳版本
除非你對你的電路有什麼特殊需求或者是你自己發明了一種快速除法器想要驗證
不然的話建議還是直接寫成 a<=b/c; 就好了
尤其是要燒FPGA做prototyping用的code
現在的FPGA幾乎都有內建這些基本的ALU在裡面了
所以直接讓tools幫你處理這些問題
synthesis出來的電路效能和gate count
99%會比你自己慢慢刻還好很多
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◆ From: 61.59.105.115
※ 編輯: SILee 來自: 61.59.105.115 (12/12 20:37)
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