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討論串[問題] VERILOG/VHDL 現在用的除法
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#3
Re: [問題] VERILOG/VHDL 現在用的除法
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者SILee (WaLiLe)時間18年前 (2007/12/12 20:36), 編輯資訊
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這要看你想怎麼做喔. 其實現在的EDA/CAD tool都可以直接幫你把乘法器和除法器synthesis出來了. 而且這些現成的乘除法器是經過無數工程師測試與評估過的最佳版本. 除非你對你的電路有什麼特殊需求或者是你自己發明了一種快速除法器想要驗證. 不然的話建議還是直接寫成 a<=b/c; 就好了
(還有82個字)
#2
Re: [問題] VERILOG/VHDL 現在用的除法
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者journeyman.時間18年前 (2007/12/11 15:32), 編輯資訊
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※ 引述《thereocr.bbs@ptt.cc (洋蔥)》之銘言：. > 請問各位大大 在VHDL中現在用的除法要怎麼寫. > 聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法. 以前需要寫的時候沒寫出來，但是應該是用shift-and-subtract吧. 簡單的流程：. 令被除數
(還有632個字)
#1
[問題] VERILOG/VHDL 現在用的除法
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者thereocr (洋蔥)時間18年前 (2007/12/11 11:32), 編輯資訊
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請問各位大大 在VHDL中現在用的除法要怎麼寫. 聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 218.164.224.56.
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