Re: [問題] VERILOG/VHDL 現在用的除法
※ 引述《thereocr.bbs@ptt.cc (洋蔥)》之銘言：
> 請問各位大大 在VHDL中現在用的除法要怎麼寫
> 聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法
以前需要寫的時候沒寫出來，但是應該是用shift-and-subtract吧
簡單的流程：
令被除數ｄ，除數ｓ，商ｑ，暫存空間ｔ，ｕ，餘數ｒ
1: 令ｕ＝ｓ
2: 把ｕ左移 (left shift, SHL) 使與ｄ的位數相等
3: 令ｔ＝ｄ－ｕ
4: 檢查ｔ的正負
若ｔ為正：設ｑ的LSB（最右邊位元）為１，左移ｑ一位，令ｄ＝ｔ
若ｔ為負：設ｑ的LSB（最右邊位元）為０，左移ｑ一位
5: 右移ｕ一位
6: 比較ｕ和ｓ
若ｕ＞＝ｓ：回到步驟3
若ｕ＜ｓ：令ｒ＝ｄ，結束
這當然還有很多精簡空間，但是應該不能３－５行寫出來
何況在VHDL中你還要自己寫比較器、移位暫存器的
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X-URL1: http://www.aviationnow.com/ ‧李登輝＝格達費＝外星人‧有廁
檢舉匪諜 人人有責 ⊙ 檢舉匪諜 安居樂業 人所
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檢舉要件：請用真實姓名、地址，受理機關絕對保密
X-Disclaimer: 李登輝一定是外星人！ Mk.22 Mod4 5/15/01 Mod3 6/9/98
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