Re: [問題]verilog / vhdl
※ 引述《markchen ()》之銘言：
: 關於這類型的問題 可以在這裏問嗎！？
: 不知道該在那裏問？
: verilog 好像可以用modelsim模擬 但在寫入晶片的軟體是用什麼！？
關於Verilog的問題可以去Electronics版討論
這種HDL的語言來Programming版問還蠻奇怪的
畢竟寫HDL的的思維方式跟一般的programming language不太一樣
hardware的動作是所有devices同步在動的
software的動作是一個指令接一個指令sequential在跑的
而且HDL要寫的好還要考慮到synthesis和layout的問題
這類的問題要經驗老道的hardware designer才會解答
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.59.105.115
※ 編輯: SILee 來自: 61.59.105.115 (10/30 19:12)
※ 編輯: SILee 來自: 61.59.105.115 (10/30 19:12)
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