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討論串[問題]verilog / vhdl
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#3
Re: [問題]verilog / vhdl
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者SILee (WaLiLe)時間18年前 (2007/10/30 19:08), 編輯資訊
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關於Verilog的問題可以去Electronics版討論. 這種HDL的語言來Programming版問還蠻奇怪的. 畢竟寫HDL的的思維方式跟一般的programming language不太一樣. hardware的動作是所有devices同步在動的. software的動作是一個指令接一個指
(還有97個字)
#2
Re: [問題]verilog / vhdl
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者zanthia99 (zanthia99)時間18年前 (2007/10/30 17:35), 編輯資訊
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verilog 要經過 synthesis 後才能寫入晶片,. synthesis 和寫入的工具,. 各家廠商都會提供,. Xilinx 為 ISE, Altera 有 Quartus.... --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 220.130.188.178.
#1
[問題]verilog / vhdl
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者markchen時間18年前 (2007/10/30 13:50), 編輯資訊
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關於這類型的問題 可以在這裏問嗎！？. 不知道該在那裏問？. verilog 好像可以用modelsim模擬 但在寫入晶片的軟體是用什麼！？. --. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 60.250.232.245.
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