Re: [請益] spi的pull-up 電阻
先感謝各位版友不吝分享，各位提到了上電時避免io因尚未初始化而誤寫入資料，
這部分是贊同的。
再與原本的提問slew rate的問題整合來看，我提出一些觀點供大家參考。
IO 的slew rate會影響操作hi/lo的頻率,比方說i2c許多單晶片建議是open drain輸出，
當clk要提高時，會調小外掛pullup來提高slew rate;
再與版友提到的初始化保護一起看，如果是cmos或ttl電路的output pin,掛上了外部
pullup會不會影響slew rate，對通訊品質如何影響？ 這則是我原本的問題。
我的想法是 仍然要去估算或實驗cmos/ttl在輸出時，有external pullup情況
下，兩者並聯之後的阻抗來評估slew rate；
比方說cmos push pull hi到lo時,當external pullup阻抗小於pmos於切換至截止區
過程的阻抗，則有助於hi到lo切換的速度，提高slew rate； lo到hi則是掛下拉電組。
實務上沒看過上下拉都掛，是否因為TTL/CMOS在輸出高低準位切換時的阻抗通
常遠小於外部上下拉阻抗，故實務上不會看到這種電路？
PS.修編幾次,抱歉一段推文被刪掉
PS.i2c在本文只是提出一個阻抗的例子來理解，原本是討論spi push pull時再加外部上
下拉的必要性。
※ 編輯: ando5566 (36.231.242.17 臺灣), 12/05/2021 10:27:59
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12/05 12:41,
3年前
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12/05 12:41, 1F
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