[問題] verilog寫RS232的uart TX,RX
小弟我目前寫的TX
只包含 輸出,輸入,ready_bit,clk
之後要接到AMBA的EASY架構上
目前跑在 modelsim上模擬是沒問題
但是看過網路上似乎還要考慮 start/stop bit 和 褒rate
因此怕只依照我的設計，用RS232接上FPGA會沒辦法輸入
目的是設計給大學部的實驗課程
希望能夠成功餵data和輸出 簡單為主(個人verilog 是初學者)
想問各位FPGA高手，是否如同網路上所說
還要考慮start/stop bit 和 褒rate 這些訊號呢? 感謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.116.164.243
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感謝大大回覆thx
※ 編輯: showyoulovex 來自: 140.116.164.243 (07/31 11:11)
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