[問題] 數位邏輯設計程式問題

看板Programming作者 (霏歆)時間18年前 (2007/10/26 12:46), 編輯推噓1(103)
留言4則, 3人參與, 最新討論串1/2 (看更多)
下面是個16位元加法器 要在module HalfAdder這個副程式下面多加1個XOR跟1個數值 使這個16位元加法器能夠改成16位元減法器 有哪為大大能夠幫助我QQ 我改了都變成亂碼 module sixteen(A,B,S); input [15:0] A,B; output [15:0] S; wire [15:0] C,Ci; assign Ci[0]=1'b0; HalfAdder H0(A[0],B[0],Ci[0],S[0],C[0]); HalfAdder H0(A[1],B[1],C[0],S[1],C[1]); HalfAdder H0(A[2],B[2],C[1],S[2],C[2]); HalfAdder H0(A[3],B[3],C[2],S[3],C[3]); HalfAdder H0(A[4],B[4],C[3],S[4],C[4]); HalfAdder H0(A[5],B[5],C[4],S[5],C[5]); HalfAdder H0(A[6],B[6],C[5],S[6],C[6]); HalfAdder H0(A[7],B[7],C[6],S[7],C[7]); HalfAdder H0(A[8],B[8],C[7],S[8],C[8]); HalfAdder H0(A[9],B[9],C[8],S[9],C[9]); HalfAdder H0(A[10],B[10],C[9],S[10],C[10]); HalfAdder H0(A[11],B[11],C[10],S[11],C[11]); HalfAdder H0(A[12],B[12],C[11],S[12],C[12]); HalfAdder H0(A[13],B[13],C[12],S[13],C[13]); HalfAdder H0(A[14],B[14],C[13],S[14],C[14]); HalfAdder H0(A[15],B[15],C[14],S[15],C[15]); endmodule module HalfAdder(A,B,Ci,S,C); input A,B,Ci; output S,C; wire x1,x2,x3; xor (S,A,B,Ci); and (x1,A,B); and (x2,A,Ci); and (x3,B,Ci); or (C,x1,x2,x3); endmodule -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.229.193.239

10/26 17:57, , 1F
嚴格來講VHDL好像不算程式語言
10/26 17:57, 1F

10/26 23:08, , 2F
樓上的是verilog 語言
10/26 23:08, 2F

10/28 03:23, , 3F
觀念依樣阿 其實仔細看 連外表都很像!
10/28 03:23, 3F

10/28 03:24, , 4F
可能多了一些時序的概念
10/28 03:24, 4F
文章代碼(AID): #178N4x2I (Programming)
文章代碼(AID): #178N4x2I (Programming)