[情報] 28nm後實體驗證工具將產生巨大變革
半導體產業的製程幾何技術微縮腳步從不曾停歇。從40nm開始，除了在實際設計過程中數
據尺寸的幾何成長因素外，過去從不考慮半導體製程相關議題的設計師們，也不得不開始
將日益複雜的實體因素納入考量。對設計師而言，學習時間很短，但這個壓力會一直持續
。28nm將會是一個轉折點，而20nm很快也會到來。
隨著半導體製程不斷演變，電子設計自動化(EDA)也一直努力跟進。然而，儘管EDA工具不
斷改良，但近期製程技術的發展仍然不斷創造新需求，例如從運算農莊(compute farm)轉
移到運算牧場(compute ranch)的實體驗證需求。而運算時間仍然需要花費數小時甚至數
天之久。大部份這些工具所使用的演算法和架構概念都是在1990年代所制定的(有些甚至
在1980年代)，以至於無法滿足今天和未來的製程技術在執行和可擴展性方面的需求。
65nm的晶片設計已接近2億個電晶體了。在40nm，電晶體管的數量增加至數億個，進一步
對EDA工具提出了挑戰，特別是實體驗證工具。由於可擴展性對設計師而言是一個關鍵要
求，因此，實體驗證工具必須能夠在合理的周轉時間內輕鬆地處理數十億個電晶體。
除了數據量，日益複雜的設計規則以及每一代全新的製程節點都帶來新的問題──在佈局
的實體驗證中經常導致過度或不足的檢查。例如，在28nm或40nm做佈局驗證時，規則檢查
必須在周圍背景環境中完成。根據相鄰的相同或不同層外形，在相同層上的相同外形設計
準則可以有不同的值。具備環境敏感度的規則也需要對環境敏感的檢查功能。在1990年代
，這些設計規則並不存在。但多年來EDA供應商不斷改進工具，在原先的架構上持續加入
功能，以滿足設計驗證需求。圖1說明了實體驗證技術及工具的演進。
http://ppt.cc/TtzK
圖1：實體驗證工具的演變。
顯然，目前的設計規則檢查/佈局與原理圖(DRC/LVS的)工具就像是一棟多層樓的大廈，需
要進行大規模調整，以滿足新一代設計的需求。對這些工具的擁有來說，要在不帶來重大
損害的情況下提供服務非常困難。對今天所使用的DRC/LVS工具而言也是如此。從‘扁平
’到‘分層’式的處理流程，為生產力帶來了重大改進。而今天的先進製程技術，如具備
環境敏感性的近接效應和金屬填充等也發揮了關鍵作用，階層式結構的個別實例必須各自
進行分析。這又提出了一些重要問題：除了高度結構化的佈局如記憶體，其他所有佈局的
階層式DRC處理的價值何在？當前的工具有能力處理28nm甚至更先進的製程技術嗎？
本文作者Vlad Marchuk 是PolytEDA軟體公司CTO暨創辦人。Marchuk在EDA產業擁有超過20
年經驗。他是OTTO Software公司(2003年被CDN併購)的共同創辦人，曾開發出IC電路的實
體驗證系統，並在Cadence和Electronics Workbench等公司任職。他1998年畢業於Kiev
Polytechnic大學，獲CAD工程碩士學位。
http://ppt.cc/B5QU
http://www.eettaiwan.com/ART_8800636817_480102_NT_544b63df.HTM
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.121.197.68
hardware 近期熱門文章
PTT數位生活區 即時熱門文章
