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討論串[問題] 請問verilog 3維array synthesis
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[問題] 請問verilog 3維array synthesis
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者qeaflish (p p )時間13年前 (2011/05/01 17:41), 編輯資訊
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請問大家. 我目前寫到一份code用到三維陣列. reg signed [17:0] out_p [0:255][0:511];. wire signed Y0 [17:0];. wire [7:0] index_y;. wire [8:0] index_x;. always@(negedge cl
(還有256個字)
#2
Re: [問題] 請問verilog 3維array synthesis
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者scaaa (aaa)時間13年前 (2011/05/02 16:27), 編輯資訊
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我用過的Tool都沒辦法合成3維的,. 只能用2D, 然後自己去算Address,. 不過你的陣列大小是2的power, 所以把他接起來就好了. reg signed [17:0] out_p [0:256*512-1];. wire signed Y0 [17:0];. wire [7:0] in
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