PTT數位生活區 / Programming

Verilog已進入死胡同求開竅(作業文)

看板Programming作者 (Cheryl)時間4年前 (2020/03/24 04:19), 編輯推噓6(6推 0噓 13→)
留言19則, 2人參與, 4年前最新討論串1/1
大家好 目前嘗試實作LC64 processor 已經困住2個禮拜不知道哪裡有問題 只好來向板上的高手求一點提示 若違反版規請板主刪除 謝謝 Assembly: 期望lw 完畢後cmp若相同則跳到start處 https://i.imgur.com/rSXy5vD.png
Display出來卻只有reg2: https://i.imgur.com/DeOeKMv.png
這就算了, 居然ja https://i.imgur.com/14e6Rgn.png
上網比對別人寫過的, 也查不出有什麼問題 懇求高手看穿真相給予指教 感謝萬分 code很長, 放在這邊: https://github.com/maysa92/LC64-MIPS/tree/master/cmp.ja -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 76.73.241.96 (美國) ※ 文章網址: https://www.ptt.cc/bbs/Programming/M.1584994789.A.774.html
推
03/25 00:58, 4年前 , 1F
寫的跟C一樣，當然怪怪的 你addr那邊有很
03/25 00:58, 1F
→
03/25 00:58, 4年前 , 2F
大的問題阿
03/25 00:58, 2F
→
03/25 00:59, 4年前 , 3F
不能用軟體的想法寫verilpg
03/25 00:59, 3F
→
03/25 01:00, 4年前 , 4F
reg wire 的概念想搞清楚吧
03/25 01:00, 4F
→
03/25 01:01, 4年前 , 5F
然後每個模組就用一個檔案 比較好讀
03/25 01:01, 5F
推
03/25 01:04, 4年前 , 6F
有規定要pipline嗎？
03/25 01:04, 6F
推
03/25 01:19, 4年前 , 7F
同步電路比較好設計欸
03/25 01:19, 7F
→
03/25 01:20, 4年前 , 8F
還是你原本就要設計非同步？
03/25 01:20, 8F
推
03/25 01:29, 4年前 , 9F
regfile 的部分，讀檔不用特別去判斷讀檔
03/25 01:29, 9F
→
03/25 01:29, 4年前 , 10F
的位置是否有改變！
03/25 01:29, 10F
推
03/25 06:37, 4年前 , 11F
仔細看才發現wire reg觀念沒錯然後竟然沒
03/25 06:37, 11F
→
03/25 06:37, 4年前 , 12F
有testbench
03/25 06:37, 12F
推
03/25 06:42, 4年前 , 13F
再來就是dump 出一個波形檔，這樣子才deb
03/25 06:42, 13F
→
03/25 06:42, 4年前 , 14F
ug， 要不然也不知道是哪條訊號線出錯
03/25 06:42, 14F
→
03/25 06:46, 4年前 , 15F
前面我打的推文就不用看了 哈哈，先試著
03/25 06:46, 15F
→
03/25 06:46, 4年前 , 16F
產生出波形檔吧，這樣才會知道哪裡錯，希
03/25 06:46, 16F
→
03/25 06:46, 4年前 , 17F
望能幫到你
03/25 06:46, 17F
→
03/25 07:53, 4年前 , 18F
謝謝wu大的回覆, 太感謝了
03/25 07:53, 18F
→
03/25 10:23, 4年前 , 19F
加油
03/25 10:23, 19F
‣ 更多 appleswill 的文章
文章代碼(AID): #1UUHdbTq (Programming)
Programming 近期熱門文章
更多 近期熱門文章 >>
PTT數位生活區 即時熱門文章
更多 即時熱門文章 >>
‣ 更多 appleswill 的文章
文章代碼(AID): #1UUHdbTq (Programming)