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[問題] Verilog @() 疑問

看板Programming作者gecer (gecer)時間7年前 (2017/05/29 18:26)推噓1(1推 0噓 1→)

留言2則, 1人參與討論串1/1

小弟在參考verilog code 絕大多數都是 always @(.....) 有時候會看到 inital begin @(...) end 前面沒有帶alway 請教這是什麼意思? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.34.174.37 ※ 文章網址: https://www.ptt.cc/bbs/Programming/M.1496053565.A.30E.html

推

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