[問題] verilog小問題

看板PLT (程式語言與理論)作者 (RocK ME)時間15年前 (2009/10/23 01:29), 編輯推噓1(106)
留言7則, 3人參與, 最新討論串1/1
請教一下 以RTL的角度來看,FSM中的state可以為空的嗎? 也就是什麼都不寫 如果可以那他又會合出什麼東西來呢? 謝謝指教 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.132.194.51

10/23 02:38, , 1F
我比較好奇為何會想留一個什麼都不作的狀態...
10/23 02:38, 1F

10/23 02:39, , 2F
然後合成時工具應該預設會幫你化簡掉...
10/23 02:39, 2F

10/23 02:40, , 3F
以上是小弟拙見...歡迎各位一起討論指教~
10/23 02:40, 3F

10/23 08:31, , 4F
想讓某個module處於永遠靜止的狀態,感謝回答
10/23 08:31, 4F

10/23 09:42, , 5F
靜止?!或許可以考慮Gated Colock~
10/23 09:42, 5F

10/26 19:22, , 6F
會合出latch吧 不穩定
10/26 19:22, 6F

10/26 23:16, , 7F
囧...現在才發現key錯...是clock...抱歉~
10/26 23:16, 7F
文章代碼(AID): #1Au9PqR8 (PLT)
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