看板 [ ASM ]
討論串[請益] spi的pull-up 電阻
共 4 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#2
Re: [請益] spi的pull-up 電阻
推噓1(1推 0噓 6→)留言7則，0人參與, 2年前最新作者icetofux時間2年前 (2021/05/28 21:44), 2年前編輯資訊
0
0
0
內容預覽:
我會建議在SS上加pull up電阻。. 不只是SPI，在電路設計習慣上我會在所有用到的數位輸出接腳都加上一個. pull up(down)電阻。. 理由如同推文中yunnlai所述，部分MCU在reset後GPIO會被設置為input且無. pull電阻的狀態，直到你的暫存器設置完成後才會有明確的
(還有313個字)
#1
[請益] spi的pull-up 電阻
推噓0(0推 0噓 21→)留言21則，0人參與, 3年前最新作者ando5566 (販賣夢想的人)時間3年前 (2021/03/23 02:58), 編輯資訊
0
0
0
內容預覽:
使用的pic18單晶片 ，其SPI 如果設置成cmos push pull輸出，而非open drain，但仍在pin腳上加上pullup電阻，在pull high時是不是slew rate提升效果能由pullup 電阻來控制？. 自己是這樣認知，不知道想法是否有錯？感謝指導！. --. ※ 發信站
#3
Re: [請益] spi的pull-up 電阻
推噓0(0推 0噓 1→)留言1則，0人參與, 2年前最新作者ando5566時間2年前 (2021/12/04 20:30), 2年前編輯資訊
0
0
0
內容預覽:
先感謝各位版友不吝分享，各位提到了上電時避免io因尚未初始化而誤寫入資料，. 這部分是贊同的。. 再與原本的提問slew rate的問題整合來看，我提出一些觀點供大家參考。. IO 的slew rate會影響操作hi/lo的頻率,比方說i2c許多單晶片建議是open drain輸出，當clk要提高時
(還有342個字)
#4
Re: [請益] spi的pull-up 電阻
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者frogofmagic (呆蛙)時間2年前 (2021/12/19 12:57), 編輯資訊
0
0
0
內容預覽:
1. 就我用過的IC, 大部分是拉hi的能力比較差, 所以大部分的時候都是用上拉電阻去. 幫忙.. 2. 不會同時使用上下拉電阻, 是因為如果電阻比例1:1, 那不就等於抵銷了?. 還增加損耗? 而且沒動的時候電壓會在1/2 VDD 這是很怪的事情.. 所以通常只會用一邊, 然後看哪邊效果好.. ※
首頁
上一頁
1
下一頁
尾頁