[問題] verilog 資料擷取
不好意思 不知道po在這適不適合 如果不適合 麻煩告知
如果可以請大家繼續往下看我的問題吧 ︿︿
麻煩大家配合圖解說可能比較容易懂
連結：http://yfrog.com/3t111hj
目前想要作一個資料擷取的功能 但是遇到困難
一直抓不到我想要的全部資料只能抓到部份
說明如下：
輸入
clk：
原輸入為20MHz-->製作一個為5MHz 的clk2
Data：
原輸入以20MHz為基準--->輸出必須以5MHz為基準
EN：（備註EN為可調整可能為1～100）
當EN為"High"的時候抓取資料 如圖當EN為"High"時 抓
取到D1 D2 D3的資料 在將此資料置入以5MHz為基準輸
出 此圖的EN為3所以HIGH為3個clk 後面接著為LOW 必須
要有9個clk 如圖 如果今天在將EN改成4就變成-->
EN為4個HIGH的clk 也相對抓取4個data（d1.d2.d3.d4)
後面接著12個LOW.
輸出
clk2：
由輸入clk 20MHz 產生 clk 5MHz
data
out ： 受到以 clk 5MHz 為基準 輸出由EN擷取到的資料
作為輸出
例：當EN=3 擷取到 d1 d2 d3....d13 d14 d15....
當EN=4 擷取到 d1 d2 d3 d4 ... d17 d18 d19 d20....
以此類推
因為 EN比需要改變 如果可以的話是否能順便給我測試檔
讓我能夠測試改變 謝謝 麻煩高手們幫幫我
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.228.244.56
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