[問題] 有會寫Verilog的神人嗎？
想請問一下會寫Verilog的神人，
我們在寫verilog的時候，
如何將一個陣列傳入子module中？？？
如：
//-----------------------------------------------------//
reg [9:0] a [1:0] //即長度為2bit的1*10的a陣列
mod1 step1 (a,b) //傳入mod1 module，輸入a陣列，輸出b陣列
//-----------------------------------------------------//
以上就是mod1 setep1 (a,b)中的，a的格式，我不知道怎麼設定輸入？
我試過(a,b)，(a[0],b)，......等，都不行。
看過很多書，
好像沒有人在用。
請問這個問題有人會嗎？？？
拜託幫忙了，
謝謝。
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